- IC J-K Flip Flop (74LS112)
.png)
Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.
2. Power DC
 |
Pada percobaan 1, prinsip kerja Asynchronous Binary Counter 4 bit dengan 4 IC J-K Flip flop adalah sebagai berikut. Ketika input T-Flip flop (J dan K memiliki input yang sama) pada JK flip flop dihubungkan ke sumber daya, output IC akan mengalami kondisi toggle. Namun, karena IC JK flip flop memiliki input clock yang juga dihubungkan ke clock, output toggle pada masing-masing IC akan berubah sesuai dengan keadaan aktifnya, di mana aktif saat fall time (active low).
Dalam pengendalian clock percobaan 1, clock hanya dihubungkan ke JK Flip flop pertama yang bertindak sebagai input. Oleh karena itu, ketika T Flip-flop dihubungkan ke sumber daya yang memiliki rise time, output yang dihasilkan pada JK Flip flop dimulai dari nol. Hal ini juga berlaku untuk JK flip flop kedua sampai keempat, di mana output yang dihasilkan dimulai dari 0 (tetap 0). Dengan demikian, dapat disimpulkan bahwa pada awalnya output percobaan dimulai dari nol.
Ketika clock dalam kondisi fall time, output JK flip flop pertama akan berubah dan naik menjadi bilangan biner 1. Namun, JK Flip flop kedua tidak terpengaruh apa pun karena input clock IC kedua diperoleh dari output JK flip flop pertama, sehingga clock IC kedua dalam kondisi rise time dan output IC kedua berlogika 0. Hal yang sama terjadi pada IC ketiga dan keempat, di mana inputnya dalam kondisi rise time, sehingga outputnya bergantian mengalami kenaikan atau penurunan pada bilangan binernya, tergantung pada flip flop yang digunakan.
= Jawab
Jika input berasal dari Q' sebelumnya, flip-flop akan melakukan penghitungan mundur dari 15-0. Hal ini terjadi karena output dari kaki Q' akan memiliki logika yang berkebalikan dengan output dari kaki Q. Sebagai hasilnya, setelah dijalankan, perubahan pertama akan mengubah keadaan dari 0 0 0 0 menjadi 1 1 1 1, kemudian berlanjut menjadi 1 1 1 0, dan akhirnya kembali lagi menjadi 0 0 0 0.
= Jawab
Perbedaan terletak pada inputan yang diterima oleh flip-flop kedua dan seterusnya. Pada flip-flop pertama, inputan tetap berasal dari sinyal clock. Namun, pada flip-flop kedua dan seterusnya, terdapat perbedaan dalam sumber inputan sinkronus. Pada sinkronus up, inputan flip-flop kedua dan seterusnya berasal dari output kaki Q pada flip-flop sebelumnya. Sementara itu, pada sinkronus down, inputan flip-flop kedua dan seterusnya berasal dari output Q' flip-flop sebelumnya.
=Jawab
Ketika kaki set diberikan logika 0, maka flip-flop akan berada pada kaki set dimana flip-flop akan dipaksa mengeluarkan output 1. hal ini terjadi di semua flip-flop sehingga rangkaian akan mengeluarkan nilai maksimum yakninya 1 1 1 1.
Tidak ada komentar:
Posting Komentar