Rangkaian di atas menggambarkan penggunaan T flip-flop yang dibangun dengan menghubungkan input J dan K pada sebuah JK flip-flop. Pada kaki T (J-K), koneksi dilakukan ke sumber tegangan sehingga input ini akan selalu berlogika 1. Kaki CLK dihubungkan ke input clock, yang mengatur perubahan output pada flip-flop. Kaki Set (S) terhubung ke input switch SPDT dengan logika 1, sedangkan kaki Reset (R) terhubung ke input switch SPDT dengan logika 0. Dalam keadaan ini, output yang dihasilkan adalah 0 1. Dengan input T tetap berlogika 1, JK flip-flop akan berperilaku sebagai T flip-flop. Ketika sinyal clock berubah dari logika 0 ke logika 1, output dari flip-flop akan mengubah nilainya sesuai dengan kondisi internal flip-flop. Dalam hal ini, output awal adalah 0 dan saat terjadi perubahan clock, output berubah menjadi 1. Jadi, dengan input T tetap berlogika 1 dan kaki Set berlogika 1 serta kaki Reset berlogika 0, output yang dihasilkan adalah 0 1.
Untuk menjelaskan bagaimana output didapatkan, kita perlu mempertimbangkan konsep dasar dari T Flip-flop. Dalam rangkaian ini, IC yang digunakan memiliki kaki S (Set), R (Reset), dan CLK (Clock) yang aktif rendah, yang berarti mereka aktif saat berada pada logika 0. Pada kaki R, inputnya adalah logika 0, sehingga kaki R menjadi aktif dan memaksa output untuk bernilai 0. Kondisi ini juga dikenal sebagai keadaan Reset, di mana output dipaksa ke nilai awal yang ditentukan (dalam hal ini, 0). Pada saat ini, input kaki T (J-K) tidak berfungsi, dan tidak terjadi perubahan keadaan (toggle) pada output. Dengan kaki R dalam keadaan aktif dan memaksa output menjadi 0, perubahan pada input kaki T tidak akan mempengaruhi output. Output tetap pada nilai 0 karena input yang diharapkan untuk mempengaruhi perubahan output tidak berfungsi dalam keadaan Reset. Dengan demikian, dalam rangkaian ini, dengan kaki R diaktifkan dengan logika 0, output yang dihasilkan adalah 0 dan tidak mengalami perubahan selama kondisi Reset berlangsung.
Tidak ada komentar:
Posting Komentar